`timescale 1ns / 1ps

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// Company: 
// Engineer:
//
// Create Date:   11:27:14 09/21/2012
// Design Name:   Comprobador_de_Memoria
// Module Name:   /home/edgar/Escritorio/ComprobadorRAM/Comprobador_de_Memoria_tb.v
// Project Name:  ComprobadorRAM
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: Comprobador_de_Memoria
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module Comprobador_de_Memoria_tb;

	// Inputs
	reg _clk_i;
	reg [1:0] Input_Parameter_i;
	wire [7:0] value_io;
	reg _rst_i;

	// Outputs
	wire led_leer_o;
	wire led_escribir_o;
	wire led_OK_o;
	wire led_fallo_o;
	wire display_dos_o;
	wire [3:0] value_display_o;
	wire [3:0] direccion_o;

	// Instantiate the Unit Under Test (UUT)
	Comprobador_de_Memoria uut (
		._clk_i(_clk_i), 
		.Input_Parameter_i(Input_Parameter_i), 
		.value_io(value_io), 
		._rst_i(_rst_i), 
		.led_leer_o(led_leer_o), 
		.led_escribir_o(led_escribir_o), 
		.led_OK_o(led_OK_o), 
		.led_fallo_o(led_fallo_o), 
		.value_display_o(value_display_o),
		.display_dos_o(display_dos_o),
		.direccion_o(direccion_o)
	);
	
	initial begin
	_clk_i = 0;
	forever begin
	_clk_i = ~ _clk_i;
	#8;
	end
	end

	initial begin
		// Initialize Inputs
		_clk_i = 0;
		Input_Parameter_i = 0;
		_rst_i = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here
		Input_Parameter_i = 3;
		#10;
		_rst_i=1;
		#30;
		_rst_i=0;
		#3000;
		_rst_i=1;
		#30;
		_rst_i=0;
	end
      
endmodule

